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Verilogとは?
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ｳｨｷﾍﾟﾃﾞｨｱ目次へVerilog（ｳﾞｪﾘﾛｸﾞ）は､ﾃﾞｼﾞﾀﾙ回路の設計用の論理ｼﾐｭﾚｰﾀであり､そこで使用するﾊｰﾄﾞｳｪｱ記述言語でもある｡
両者を区別する場合､言語の方を｢Verilog HDL｣と呼ぶ場合もある｡
言語の開発にあたっては､ｿﾌﾄｳｪｱ開発者にも受け入れられるようにﾌﾟﾛｸﾞﾗﾑ言語のC言語やPascalの要素を取り入れたものとなっている｡
IEEE 1364-2005として標準化されている｡
後継言語はSystemVerilog｡目次
1 概要
2 歴史
├2.1 始まり
├2.2 標準化
├2.3 Verilog 2001
├2.4 Superlog/System Verilog
├2.5 Verilog-AMS
└2.6 Verilog 2005
3 文法（抜粋）
├3.1 ｷｰﾜｰﾄﾞ
└3.2 ｵﾍﾟﾚｰﾀ（演算子）
4 ﾓｼﾞｭｰﾙの構成
5 主要ｿﾌﾄｳｪｱ
├5.1 ｼﾐｭﾚｰﾀ
├5.2 論理合成
└5.3 lint ﾁｪｯｸﾂｰﾙ
6 関連項目
7 参照
CPU 上で動くﾌﾟﾛｸﾞﾗﾐﾝｸﾞ言語との相違点として､文（ｽﾃｰﾄﾒﾝﾄ）の実行は並列実行を基本とし､逐次実行も記述できる｡
これは､並列動作する電子回路を記述する言語だからである｡
また､Verilogﾓﾃﾞﾙは実際のﾊｰﾄﾞｳｪｱの構成に近いﾓｼﾞｭｰﾙの階層を構成できる｡
ﾓｼﾞｭｰﾙではまず､入力/出力端子､必要に応じて双方向端子を宣言する｡
次に､配線を示すwire､記憶素子を示すregとｻﾌﾞﾓｼﾞｭｰﾙのﾘｽﾄなどを定義する｡
さらに､続いてその動作を規定するｽﾃｰﾄﾒﾝﾄやｽﾃｰﾄﾒﾝﾄをｸﾞﾙｰﾌﾟにしたﾌﾞﾛｯｸ群を定義する｡
ﾌﾞﾛｯｸはbeginｷｰﾜｰﾄﾞで始まり､endｷｰﾜｰﾄﾞで終わる範囲で定義し､ﾌﾞﾛｯｸ内はｽﾃｰﾄﾒﾝﾄが並列に実行される｡
逐次実行したい場合は､ﾌﾞﾛｯｷﾝｸﾞ代入を使うか､ｸﾛｯｸのﾀｲﾐﾝｸﾞを待つ書き方をする｡
各ﾌﾞﾛｯｸは並列に実行される｡
Verilog 言語には､論理合成を適用して実際の回路に変換可能な記述(設計機能)とそうではない部分(検証機能)がある｡
検証機能はﾃｽﾄやﾃﾞﾊﾞｯｸﾞ時にｼﾐｭﾚｰﾀ上で実行する際に使われる｡
設計中のﾓｼﾞｭｰﾙが全て合成可能なｽﾃｰﾄﾒﾝﾄだけで記述している場合､適切なｿﾌﾄｳｪｱを用いて半導体ﾁｯﾌﾟの回路､さらにﾚｲｱｳﾄﾃﾞｰﾀまで変換することができる｡
｢Verilog-HDL｣という表記が用いられることがあるが､正しくは｢Verilog｣と｢HDL｣との間にﾊｲﾌﾝが入らない｢Verilog HDL｣である｡
Verilogは､ｹﾞｰﾄｳｪｲ･ﾃﾞｻﾞｲﾝ･ｵｰﾄﾒｰｼｮﾝ社が､ﾊｰﾄﾞｳｪｱ･ﾓﾃﾞﾘﾝｸﾞ言語とそのためのｼﾐｭﾚｰﾀとして1984年頃開発した｡
その後､同社は1990年にｹｲﾃﾞﾝｽ･ﾃﾞｻﾞｲﾝ･ｼｽﾃﾑｽﾞが買収した｡
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