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ﾚｼﾞｽﾀ転送ﾚﾍﾞﾙとは?
ﾚｼﾞｽﾀ転送ﾚﾍﾞﾙ（ﾚｼﾞｽﾀてんそうﾚﾍﾞﾙ､英: Register transfer level, RTL）は､集積回路設計において同期ﾃﾞｼﾞﾀﾙ回路を記述する手法の一種である｡
RTL設計では､回路の動作をﾚｼﾞｽﾀ（ﾌﾘｯﾌﾟﾌﾛｯﾌﾟなど）間の信号の流れ（ﾃﾞｰﾀ転送）とそれに対する論理演算の組み合わせで構成する｡
ﾚｼﾞｽﾀ転送ﾚﾍﾞﾙの抽象化は､VerilogやVHDLのようなﾊｰﾄﾞｳｪｱ記述言語(HDL)で高ﾚﾍﾞﾙの回路表現手法として使われ､そこからより低ﾚﾍﾞﾙの表現や実際の回路が最終的に生成される｡
同期回路には2種類の部分から構成される｡
1つはﾚｼﾞｽﾀであり､もう1つは組合わせ回路である｡
ﾚｼﾞｽﾀ（通常､Dﾌﾘｯﾌﾟﾌﾛｯﾌﾟで実装される）はｸﾛｯｸ信号のｴｯｼﾞで回路の動作を同期させ､回路の中で唯一ﾒﾓﾘ的特性を持っている｡
組合わせ回路はあらゆる論理機能を担い､いわゆる論理ｹﾞｰﾄで構成される｡
ﾊｰﾄﾞｳｪｱ記述言語を使ってﾃﾞｼﾞﾀﾙ集積回路を設計するとき､設計はﾄﾗﾝｼﾞｽﾀや論理ｹﾞｰﾄよりも高い抽象度で行われる｡
HDL では通常のﾌﾟﾛｸﾞﾗﾐﾝｸﾞ言語での変数にあたるﾚｼﾞｽﾀを宣言し､組合わせ回路の動作をﾌﾟﾛｸﾞﾗﾐﾝｸﾞ言語の各種制御構造や演算機能を駆使して記述する｡
このﾚﾍﾞﾙを｢ﾚｼﾞｽﾀ転送ﾚﾍﾞﾙ｣と呼ぶ｡
この用語は､RTL がﾚｼﾞｽﾀ間の信号の流れを記述することに注目していることから由来している｡
例えば､ﾌﾘｯﾌﾟﾌﾛｯﾌﾟの出力にｲﾝﾊﾞｰﾀを接続して､それを同じﾌﾘｯﾌﾟﾌﾛｯﾌﾟの入力に接続した回路を VHDL で記述すると､次のようになる｡
process(clk)
begin
if rising_edge(clk) then
Q <= not Q;
end if;
end process;
論理合成のためのEDAﾂｰﾙを使うと､ﾚｼﾞｽﾀ転送ﾚﾍﾞﾙの記述が ASIC や FPGA のためのﾊｰﾄﾞｳｪｱ実装ﾌｧｲﾙに直接変換される｡
論理合成ﾂｰﾙは同時に論理回路の最適化も行う｡
ﾚｼﾞｽﾀの出力が自身の入力に接続された循環構造がある論理回路は､ｽﾃｰﾄﾏｼﾝあるいは順序回路と呼ばれる｡
ﾙｰﾌﾟではなく､あるﾚｼﾞｽﾀから別の回路へと信号が渡っていく場合､その回路をﾊﾟｲﾌﾟﾗｲﾝ回路と呼ぶ｡
RTL は集積回路設計の論理設計工程で使われる｡
RTL の記述は論理合成ｿﾌﾄｳｪｱﾂｰﾙにより論理ｹﾞｰﾄを組合わせた回路に変換される｡
合成結果は､物理ﾚｲｱｳﾄを行うﾂｰﾙに渡され､集積回路のﾊﾟﾀｰﾝが作成される｡
論理ｼﾐｭﾚｰｼｮﾝﾂｰﾙで回路の正しさを検証する際に､その回路の設計に相当するRTLの記述を使うこともある｡
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